記事 ID: 000084015 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/01/13

デバイスが完全に活用されていないにも関わらず、Arria® V デザインが配線に失敗するのはなぜですか?

環境

  • インテル® Quartus® II ソフトウェア
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 13.1 以前の問題により、デバイスが完全に使用されていないと、Arria® V デザインの配線に失敗することがあります。この問題は、高ファンアウト クロックが、デスティネーション ロジックの配置をデバイスの象限に制限するリージョン クロック ネットに誤ってプロモートされた場合に発生します。

    解決方法

    この問題を回避するには、以下の割り当てを使用して、クロックをリージョナルではなくグローバルに手動で割り当てます。

    set_instance_assignment -name GLOBAL_SIGNAL "GLOBAL CLOCK" -to "<クロック名>"

    関連製品

    本記事の適用対象: 4 製品

    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA

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