記事 ID: 000083923 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

18x18 ビット・マルチプライヤーが実装で 2 つの 18x18 ビット要素を取るのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Altera® Stratix® III および IV デバイスでは、各 DSP ハーフブロックに 4 個の 18x18 ビット符号付き乗算器が含まれていますが、実装中にすべてのビットを使用できるとは限りません。各 DSP ハーフブロックには、144 個の入力ピンと 72 個の出力ピンがあります。独立した 18 x 18 ビット multier は 36 ビットの出力幅を持ち、72 個の出力ピンを持つ DSP ハーフブロックは 2 つの 18x18 ビット・マルチプライヤーにしか適合しません。独立した 18x18 ビット乗算器を作成する場合、ツールは実際に 2 つの 18x18 ビットエレメントを使用します。

 

DSP ハーフブロック・マルチプライヤーは、9x9、12x12、18x18、36x36 ビットモードで使用できます。10x10 ビット乗算器を実装するには、12x12 ビット乗算器が使用されます。ただし、リソース使用率レポートには、使用されている 2 つの 18x18 ビットエレメントが表示されます。12x12 ビット・マルチプライヤーは 24 ビットの出力を持ち、18x18 ビット・マルチプライヤーは 36 ビットの出力を持ちます。出力幅の違いは 36 ~ 24 = 12 ビットですが、これは他の乗算器では狭すぎて DSP ハーフブロックのこれらの出力ピンを使用できます。

 

3 個の 10x10 ビット・マルチプライヤーを実装すると 4 つの 18x18 エレメントのみが使用され、3 つの 18x18 ビット・マルチプライヤーは 6 つの 18x18 ビットエレメントのみを使用します。

関連製品

本記事の適用対象: 3 製品

Stratix® IV GX FPGA
Stratix® III FPGA
Stratix® IV E FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。