これは、I/O 出力レジスターと IO 出力イネーブル・レジスターが使用され、両方ともクロックの負のエッジでクロックされるStratix® V デザインで生じます。データが立ち上がりエッジで誤ってクロックされていることがわかります。
この問題を回避するには、出力レジスターと出力イネーブル・レジスターにコア・レジスターを使用するか、反転クロックの立ち上がりエッジでレジスターをクロックします。
この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。