記事 ID: 000083760 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/12/25

出力データがクロックの間違ったエッジにクロックされているのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 Quartus® II ソフトウェア・バージョン 15.0 以前のバージョンで問題が発生したため、不正なエッジで IO 出力レジスターがクロックされている可能性があります。
これは、I/O 出力レジスターと IO 出力イネーブル・レジスターが使用され、両方ともクロックの負のエッジでクロックされるStratix® V デザインで生じます。データが立ち上がりエッジで誤ってクロックされていることがわかります。
解決方法

この問題を回避するには、出力レジスターと出力イネーブル・レジスターにコア・レジスターを使用するか、反転クロックの立ち上がりエッジでレジスターをクロックします。

この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。


関連製品

本記事の適用対象: 4 製品

Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V E FPGA
Stratix® V GX FPGA

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