はい。マスター / スレーブ DDR3 UniPHY サンプルデザインをトップレベルのラッパーファイルでインスタンス化できますが、マスターの新しい階層を反映するには、__p0_timing.tcl ファイル内のmaster_instnameを変更する必要があります。これが行われなければ、コンパイル中に複数の無視された制約警告が表示され、DDR3 インターフェイスがタイミングを満たさない場合があります。
Quartus® II ソフトウェア・バージョン 11.1 以降では、マスター DDR3 コントローラー用のサンプルデザインを生成すると、デザイン例には 2 つの DDR3 インスタンスが含まれます。インスタンス IF0 はマスター・コントローラーで、インスタンス IF1 はスレーブ・コントローラーです。スレーブ・コントローラーの p0_timing.tcl ファイルには、master_instname変数がマスターのインスタンス名に次のように設定されます。
set::master_instname "if0"
マスター / スレーブサンプルデザインをトップレベルのラッパーファイルに入れる場合は、新しい階層レベルを反映するように_<<>_p0_timing.tcl ファイルを変更する必要があります。例えば、DDR3 コアの名前が「ddr3_test」でサンプルデザインがインスタンス名「ddr3_test_inst」の最上位ラッパーに配置されている場合、ddr3_test_if1_p0_timing.tcl ファイル内のmaster_instname変数を次のように変更する必要があります。
set::master_instname "ddr3_test_inst|if0"
変更を行った後で、デザインを再コンパイルします。DDR3 コアに対する無視される制約は表示されなくなり、Time Constraints の DDR レポートはすべてのタイミングを満たす必要があります。