記事 ID: 000083703 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/09/11

SignalTap II Logic Analyzer を使用する際に、test_out バス上の PIPE インターフェイス信号をキャプチャーするのにどのようなクロックを使用すべきですか?

環境

  • PCI Express*
  • 動作周波数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    pld8gtxclkoutを使用して、SignalTap™ II ロジック・アナライザーを使用して、test_out・インターフェイス上の PIPE 信号をキャプチャーします。 このクロック信号は、次の階層に配置されています。

    Arria® V デバイスファミリーの場合: *xcvr_native|inst_av_pcs|inst_av_pcs_ch*
    Stratix® V デバイスファミリーの場合: *xcvr_native|inst_sv_pcs|int_sv_pcs_ch*

    関連製品

    本記事の適用対象: 11 製品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。