記事 ID: 000083679 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/05/25

Stratix V、Arria V、およびCyclone V トランシーバー・デバイスに対する QSF の割り当てXCVR_REFCLK_PIN_TERMINATION、専用トランシーバー refclk ピンの定義は何ですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® V、Arria® V、およびCyclone® V トランシーバー・デバイスの QSF 割り当てXCVR_REFCLK_PIN_TERMINATION専用トランシーバー refclk ピンの定義については、以下で詳細に説明します。

AC_COUPLING
この割り当ては、デフォルトの専用トランシーバー・リファレンス・クロック・ピン設定であり、すべてのトランシーバー・デザインに推奨されます。この設定は AC 結合信号で使用する必要があります。この設定は、オンチップ終端およびオンチップ信号の偏りを実装します。

DC_COUPLING_INTERNAL_100_OHMS
この割り当ては、Vcm がデバイス仕様を満たす DC 結合信号によって専用トランシーバー・リファレンス・クロック・ピンを供給する場合に使用する必要があります。このアサインメントは内部のオンチップ終端を実装しますが、オンチップ信号の偏りは実装しません。

DC_COUPLING_EXTERNAL_RESISTOR
この割り当ては、専用トランシーバー・リファレンス・クロック・ピンが DC 結合信号によって供給される場合に使用する必要があります。このオプションは、内部のオンチップ終端またはシグナル・ビアシングを実装しません。FPGAの外側の適切なデバイス Vcm に終端および信号の偏りを実装する必要があります。この割り当ては、PCI Express コンプライアンスおよび HCSL IO 規格に推奨されます。

専用トランシーバー refclk ピンの電気的仕様は、適切なStratix V GX、Arria V GX、およびCyclone V GX デバイスのデータシートに記載されています。

関連製品

本記事の適用対象: 11 製品

Cyclone® V SX SoC FPGA
Stratix® V FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA

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