記事 ID: 000083671 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/12/23

PCI Express エンドポイントが DETECT で停止している理由についてサンプル Avalon-MM Qsys デザインを使用する場合は QUIET ですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 pci® Express のAvalon®-MM Stratix® V ハード IP のサンプルデザインは、 /ip/altera/altera_pcie/altera_pcie_sv_hip_avmm/example_designs/ ディレクトリーは、ハードウェアまたはシミュレーションでシリアルモードを使用しても、トレーニングを正常にリンクしません。 これは、エンドポイントがリセット状態になっているためです。
    解決方法

    この問題を回避するには、Qsys でデザインを開き、DUT モジュールから出力されたnreset_statusから alt_xcvr_reconfig_0 モジュールのmgmt_rst_reset入力への接続を解除します。

    この問題は、Quartus® II ソフトウェアのバージョン 13.1 以降修正されています。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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