記事 ID: 000083613 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/06/16

Cyclone® V または Arria® V の DDR3 ボンデッド・ハード・メモリー・コントローラー・デザインのボンディング・インターフェイスにおけるタイミング違反は有効ですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    2 つの DDR3 ハード・メモリー・コントローラーを Cyclone® V または Arria® V でボンディングする場合、ボンディング・インターフェイスでタイミング違反が発生する場合があります。これらの違反は有効です。

    解決方法

    回避策は、ボンディング信号用のパイプラインレジスタを挿入することです。

    関連製品

    本記事の適用対象: 10 製品

    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA

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