記事 ID: 000083465 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/17

アクティブ・パラレル (AP) コンフィグレーション・モードを使用する場合、DCLK 周波数を固定周波数に設定することができますか、または外部クロックを使用できますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

いいえ、AP コンフィグレーション・モードはコンフィグレーションに 40MHz 内部オシレーターを使用するため、これは変更することも外部クロックを使用することもできません。

AP コンフィグレーション・モードを使用する場合、最大 DCLK 周波数は 40MHz になります。標準的な DCLK 周波数は 33MHz、最小 20MHz です。

関連製品

本記事の適用対象: 2 製品

Cyclone® IV E FPGA
Cyclone® III FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。