記事 ID: 000083461 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/10/14

トランシーバー・リセット・コントローラーにpll_lockedを接続すると Qsys 幅の不一致エラーが発生するのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Quartus® II ソフトウェア・バージョン 14.0 以降の問題により、トランシーバー・リセット・コントローラーにpll_lockedを接続すると、Qsys はこのエラーを生成します。このエラーは、JESD204B IP コアを含むデザインに影響します。IP コアからのpll_lockedの幅は、PLL ごとではなくチャネルごとに基づいています。

解決方法

この問題を回避するには、以下のパラメーターを使用してアダプター・コンポーネントを作成して Qsys で接続を有効にします。

* アダプター入力 pll_locked_from_jesd[1:0]

* アダプター出力 pll_locked_from_jesd[1:0] (出力幅) pll_locked_to_xcvr_rst_ctrl

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。