記事 ID: 000083447 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

ユーザーガイド: 外部 DDR メモリー PHY インターフェイスメガファンクション・ユーザーガイド (ALTMEMPHY) --> エラッタ

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

10001846、第 3 章「仕様」、表 3-2、バージョン 4.1。

 

phy_clk_1xフェーズシフト仕様が更新されました。III PLL 出力表Stratix®誤って PLL カウンター C0 からphy_clk_1xの位相シフトが 0 度の位相シフトを持っていることを示しています。IP Toolbench によって実装されたphy_clk_1xの正しい位相シフトは 30 度です。

ユーザーガイドの次の改訂版には、この更新された仕様が含まれます。

関連製品

本記事の適用対象: 1 製品

Stratix® III FPGA

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