記事 ID: 000083445 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/13

インテル® Quartus® II ソフトウェア・バージョン 10.1 でトリプル・スピード・イーサネット (TSE) LVDS レシーブ (Rx) および送信 (Tx) 汎用 PLL に既知の問題がありますか?

環境

    PLL 数
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。トリプルスピード・イーサネット IP では、Quartus® II ソフトウェア・バージョン 10.1 の LVDS Rx PLL リセット・シーケンスが強化されています。LVDS Rx PLL はtse_lvds_reset_sequencer経由でpll_areset制御されましたが、Tx PLL ではpll_aresetが非アクティブになっています。

2 つの PLL への入力ソースが異なるようになったので、Quartus® II では 2 つの PLL をマージできません。

この問題は、今後の IP で解決される予定です。

関連製品

本記事の適用対象: 7 製品

Cyclone® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® IV E FPGA
Stratix® III FPGA
Arria® II GZ FPGA
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