クリティカルな問題
詳細
バージョン 18.0 以前のインテル® Quartus® Prime ソフトウェアの問題により、Interlaken (第 2 世代) インテル FPGA IP上で reset_n 信号をインストルシングすると、コアに含まれるトランシーバーがリセットされません。
解決方法
この問題を回避するには、以下のように IP コアに含 まれるクリアテキスト・ラッパー ・モジュール内ilk_uflex_ext reset_n 信号を手動で接続します。
オリジナルコード:
uflex_ilk_hard_pcs_xcvr #(
.NUM_LANES (NUM_LANES)
...
)C2_XCVR(
コントローラーのリセット
.mm_clk (mm_clk)、//75 ~ 125 MHz
.reset_n
...
回避策のコード:
...
) C2_xcvr (
コントローラーのリセット
.mm_clk (mm_clk)、//75 ~ 125 MHz
.reset_n (reset_n)
...
この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースで修正される予定です。