記事 ID: 000083415 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

PCIe IP コア向けArria V GZ およびStratix V ハード IP は CBB テストで Gen1-Gen3 データレートをサイクルしない

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

PCI Express* の一部として TX アイテストを実行する場合 コンプライアンス・ベースボード (CBB) テスト、Arria V GZ およびStratix V PCIe 向けハード IP は、Gen1、Gen2、Gen3 を切り替えません。 データレート。

解決方法

この問題は PCI 向けハード IP のバージョン 13.0 で修正されています。 Express IP コア。

関連製品

本記事の適用対象: 1 製品

Stratix® V FPGA

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