クリティカルな問題
詳細
Qsys で RapidIO IP コア・インスタンスを生成する場合、 出力言語 VHDL の場合、RapidIO IP コアが正しく接続できない Qsys システムで。
その理由は、単語または二重単語の宣言です。
アドレス drbell_s_address , mnt_s_address , sys_mnt_s_address ,
io_s_rd_address、および io_s_wr_address .VHDL では、次の手順に従います。
ポートは、最下位ビットを持つビット範囲を持つ定義です。
は 0 ではなく 2 または 3 です。Qsys はこれらのポートを正しく接続できません。
RapidIO IP コアのバリエーションはすべて、システム・メンテナンス・インターフェイスを備えています。
信号付き sys_mnt_s_address 。その他の信号
は、IP コアに含まれるモジュールによって異なります。
解決方法
この問題を回避する方法はありません。を生み出すのを避けなければなりません。 Qsys の出力言語 VHDL を備えた RapidIO システム。
この問題は、RapidIO IP コアのバージョン 14.1 で修正されています。