記事 ID: 000083369 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/02/15

シリアル・デジタル・インターフェイスの不正なリセット・シーケンス

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    シリアル・デジタル・インターフェイス (SDI) における長いロック時間 Arria V および Stratix V デバイスで高解像度 (HD) を受信。

    この問題は、12.0 のトリプルレート・ビデオ規格に影響を与えています。

    解決方法

    この問題の回避策はありません。

    この問題は、12.0 および 12.1 の ACDS パッチで修正されています。

    関連製品

    本記事の適用対象: 2 製品

    Stratix® V FPGA
    Arria® V FPGA & SoC FPGA

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