詳細
Quartus® II ソフトウェアの動作が変更されたため、バージョン 9.1 SP2 以前で ALTLVDS PLL を正常にマージできたデザインでは、バージョン 10.0 以降では ALTLVDS PLL をマージできない場合があります。この変更は、ALTLVDS レシーバーのrx_inclockと ALTLVDS トランスミッターのtx_inclockの接続方法によって異なります。
rx_inclockとtx_inclockがデザイン内の同じクロックリソースによって駆動される場合、PLL ストライピングに関するその他すべての要件を満たしている場合、ALTLVDS PLL を正常にマージできます (以下を参照)。
Quartus® II ソフトウェアのバージョン 9.1 SP2 以前では、レシーバーのrx_outclockがトランスミッターのtx_inclockに接続され、レシーバーのrx_inclockと同じ周波数を使用している場合にも、ALTLVDS PLL を統合できます。Alteraは、Quartus® II ソフトウェア・バージョン 10.0 以降では、この構成を ALTLVDS PLL を解除するための有効な条件とは見なしません。ALTLVDS PLL をマージできるようにするには、デザインを変更して、rx_inclockとtx_inclockが同じクロックリソースによって駆動されるようにします。
Quartus® II ソフトウェア・バージョン 9.1 SP2 以前でコンパイルされた既存のデザインをお持ちの場合、新しい ALTLVDS PLL のルールを満たすために再コンパイルする必要はありません。
ALTLVDS PLL の要求に応える:
- 同一クロックソース
- 同一のpll_aresetソース
- 1 つの ALTLVDS インスタンスがpll_aresetを使用している場合、すべてのインスタンスが同じpll_aresetを使用する必要があります。
- 同一のデシリアライゼーション / スタイレーション・ファクター