記事 ID: 000083364 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/08/21

AN 625: Stratix® V デバイス・デザイン・ガイドライン: 既知の問題

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

問題145244:バージョン 1.0

nIO_PULLUPガイドライン 53 が正しくない。 内部プルアップ抵抗を無効にするオプションは、Stratix V デバイスではサポートされていません。 nIO_PULLUPピンは GND に接続されている必要があります。

問題145253:バージョン 1.0

電源オン・リセット (POR) 時間を設定するガイドライン 32 が正しくない。 電源シーケンスは必須でないと述べています。 これは不正です - 電源シーケンス要件の詳細については 、Stratix V デバイス の電源管理 (PDF)を参照してください。

関連製品

本記事の適用対象: 4 製品

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

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