記事 ID: 000083340 コンテンツタイプ: エラーメッセージ 最終改訂日: 2013/03/25

クリティカル警告: PLL「[PLL_inst_name]|altpll:altpll_component|pll」 の入力ピン「[pin_name]フィードはグローバルクロックによって供給されます - I/O タイミングが影響を受けます

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® でこのクリティカル警告が表示される場合があります。® II ソフトウェアは、その PLL に専用ピンではないクロックソースから PLL をドライブする際に使用します。PLL は、デザインで選択された補償モードに応じて、特定の入力と出力タイミングの関係を補償するように設計されています。PLL が専用パスではなくグローバル・クロック・パスによって供給される場合、補償パス上のタイミング関係は保証されません。

このクリティカル警告は、「補償なし」モードで動作する PLL の Quartus® II バージョン 6.1 ~ 7.2 SP1 の誤りによってトリガーされます。定義上、「補償なし」モードの PLL には、入力クロックから出力クロック宛先までのタイミング関係が定義されていません。このクリティカル警告は、PLL が「補償なし」またはモードで動作する場合、将来のバージョンの Quartus® II で削除される予定です。

解決方法

PLL への非専用入力クロックパスを使用し、特定の補償が必要な場合は、次の手順に従って、PLL 入力クロックから出力クロック宛先に希望の TCO (クロックツーアウト) タイミング関係を生成する必要があります。

1) デザインをコンパイルし、タイミング分析を実行して、入力クロックパスと出力クロックパスの TCO 関係を決定します。

2) PLL クロック出力の位相を調整して、タイミング解析で決定した TCO 遅延を補償します。

3) デザインを再コンパイルし、PLL 出力クロックの希望のタイミングを検証します。

関連製品

本記事の適用対象: 7 製品

Cyclone® III FPGA
Stratix® FPGAs
Stratix® GX FPGA
Arria® GX FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Stratix® III FPGA

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