Quartus® で上記の警告が表示されます。®II ソフトウェア・バージョン 10.0SP1 以前(デザインのマスターおよびスレーブ UniPHY コントローラーの_example_top.vを即時化した場合)。
pll_dqs_ena_clkマスター・_example_top・スレーブ・_example_top.v の両方で信号が欠落しているため、フィッターレポートにクリティカル警告が表示されます。
上記のクリティカル警告を回避するには、マスターモジュールとスレーブモジュールの両方の_example_top.v ファイルににpll_dqs_ena_clkポートを追加する必要があります。
例えば、トップレベルのデザインでは、以下のようにポートpll_dqs_ena_clkを追加します。
ddr2 mem_if (
.pll_ref_clk (pll_ref_clk)
PHY が PLL/DLL マスターの場合、これらはチップの他のコンポーネントと共有できる出力になります。
PHY が PLL/DLL スレーブの場合、これらは以下の PLL/DLL インスタンス化からの入力になります。
.pll_afi_clk (pll_afi_clk)
.pll_addr_cmd_clk (pll_addr_cmd_clk)
.pll_dqs_ena_clk (pll_dqs_ena_clk)、//追加
.pll_mem_clk (pll_mem_clk)
.pll_write_clk (pll_write_clk)
.pll_avl_clk (pll_avl_clk)
.pll_config_clk (pll_config_clk)
.pll_locked (pll_locked)
.dll_delayctrl (dll_delayctrl)
.
.
);
この問題は、Quartus® II ソフトウェア・バージョン 10.1 で修正されています。