記事 ID: 000083332 コンテンツタイプ: エラーメッセージ 最終改訂日: 2013/08/20

エラー:Clock Divider node - トランシーバー PLL のoutclk_0ポートを外部 PLL モードでトランシーバー・ネイティブ PHY のext_pll_clk入力ポートに接続していない場合、Cyclone® V および Arria® V トランシーバー・デバイスでエラーが発生する可能性があります。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    エラー:クロック分圧ノード'inst|altera_xcvr_native_av:txcvr_top_inst|av_xcvr_native:gen_native_inst.av_xcvr_native_insts[0].gen_bonded_group_native.av_xcvr_native_inst|av_pma:inst_av_pma|av_tx_pma:av_tx_pma|av_tx_pma_ch:tx_pma_insts[0].av_tx_pma_ch_inst|tx_pma_ch.tx_cgb'が「CLKCDRLOC」ポートに正しく接続されていません。

    外部 PLL モードの場合、トランシーバー PLL のoutclk_0ポートをトランシーバー・ネイティブ PHY のext_pll_clk入力ポートに接続していない場合、Cyclone® V およびArria® V トランシーバー・デバイスで上記のエラーが発生する可能性があります。

    関連製品

    本記事の適用対象: 8 製品

    Cyclone® V GT FPGA
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