記事 ID: 000083329 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/01/07

低レイテンシー 100G イーサネット・Stratix® 10 FPGA IP デザイン例パケット・ジェネレーターが、長さ >1518 の追加パケットを送信するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

低レイテンシー 100G イーサネット・Stratix® 10 FPGA IP コアのデザイン例 (固定モードと増分モード) のバグにより、パケット・ジェネレーターが [統計カウンター] タブのイーサネット・リンク・インスペクター・ツールの [TX および RX の統計] セクションで長さ >1518 の追加パケットを送信する場合があります (1519 - 最大バイト フレーム数は 1 ずつ増加します)。

この問題は、実際の 100G イーサネット トラフィックには影響しません。

たとえば、パケット範囲が合計パケット数 = 10 で 0x40 から 0x42 の間に設定されている場合、追加のパケットが送信され、最大バイト数フレームが 1 増加します。

解決方法

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関連製品

本記事の適用対象: 5 製品

インテル® Stratix® 10 SX SoC FPGA
インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Stratix® 10 GX FPGA
インテル® Stratix® 10 TX FPGA

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