記事 ID: 000083329 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/01/07

低レイテンシー 100G イーサネット・インテル® Stratix® 10 FPGA IP デザイン例パケット・ジェネレーターが、>1518 の長さの追加パケットを送信するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Low Latency 100G Ethernet インテル® Stratix® 10 FPGA IP Core Design Example fixed mode およびインクリメンタル・モードのバグにより、統計カウンタータブの Ethernet Link Inspector Tool TX および RX Statistics セクションで、パケットジェネレーターが追加の長さ >1518 のパケットを送信することがあります (1519 - 最大バイトフレーム数は 1 だけ増加)。

    この問題は、実際の 100G イーサネット・トラフィックには影響しません。

    例えば、パケット範囲が 0x40 間で設定されている場合、合計パケット数 = 10 の0x42に設定されている場合、追加のパケットが送信され、最大バイトフレーム数を 1 増加させます。

    解決方法

    この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 5 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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