記事 ID: 000083301 コンテンツタイプ: エラーメッセージ 最終改訂日: 2012/09/11

エラー (10231): Verilog HDL エラー at <variation_name>_memphy_top.v(305): 入力された「pll_mem_clk」に値を割り当てることはできません。</variation_name>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル®Quartus® II ソフトウェア・バージョン 9.1、9.1 SP1、SP2 では、ファイル _memphy_top.v で   「PLL/DLL 共有用マスター」オプションが選択されていないフルレートの UniPHY QDRII インターフェイスを生成する際に問題が発生します。

 

回避策は、これらの変更を行することです。次に、再コンパイルします。

 

1. この行からファイル_memphy_top.v c を出力します。

 

            pll_mem_clk = pll_afi_clkを割り当てます。

 

2. ファイル_example_top.v でインスタンス化が行われる場合

 

mem_if (

......

.pll_mem_clk   (pll_mem_clk)

 ....

)

 

この行を次に変更します。

 

.pll_mem_clk    (pll_afi_clk)

 

プロジェクトを再コンパイルします。

 

IP を再度生成する場合は、これらの変更を繰り返してください。この問題は、新しいバージョンの Quartus® II ソフトウェアで修正される予定です。

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