浮動小数点 DSP シミュレーション構文エラー、発生しない';'

インテル® Quartus® Prime ソフトウェア・バージョン 15.1 以前の問題により、インテル® Arria® 10 デバイス向けの浮動小数点 DSP IP コンポーネントのシミュレーション時に、以下のいずれかのシミュレーション・エラーが表示される場合があります。

メンター：

# ** エラー: (vlog-13069) ./../../altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID> (46): ":": 構文エラー、予期しない \';\'、予期しない \')\' 付近。

ケイデンス：

ncvlog: *E,EXPRPA (././/../altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<バージョンのSpecificID>,46|1): 右括弧 (\')\') [12.1.2][7.1(IEEE)] を予定しています。

シノプシス：

エラー-[SE] 構文エラー
Verilog ソースに続く構文エラー:
"./../..//../altera_fpdsp_block_151/sim/<モジュール 仕様名>_altera_fpdsp_block_<バージョン仕様ID>.sv」、
46: トークンは \';\' です
);

この問題を回避するには、次のいずれかの操作を実行します。

1. IP の VHDL バージョンを生成し、シミュレーションで使用します。
2. / altera_fpdsp_block_151/sim/_altera_fpdsp_block_.sv で作成されたバリエーションファイルを変更し、次の行を 変更 します。

チェーンアウト (チェーンアウト)

宛先：

チェーンアウト (チェーンアウト)

注: ファイルの場所は 15.0 または 15.1 バージョンで見つかるので、ディレクトリー・パスは /altera_fpdsp_block_150 または /altera_fpdsp_block_151。

この問題は、インテル® Quartus® Prime ソフトウェア v16.0 で修正されています。