記事 ID: 000083288 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/11/20

特定のコンパイル中に Time Customization レポートから DDR3 Uniphy*|pll_c2p_write_clk クロックが消えるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    DDR3 UniPHY ベースのメモリー・コントローラーの特定のコンフィグレーションでは、 *|pll_c2p_write_clk タイミング解析中にクロックがクロックレポートに表示されない場合があります。この問題は、2 つのメモリー・コントローラー PLL カウンター出力が同じ設定を持ち、結合された場合に生じる場合があります。この場合、 *|pll_c2p_write_clk クロックが統合され *|pll_afi_clk 、Time のレポートで表示されなくなるのはこのためです。

    解決方法 PLL カウンターの制限が有効であり、もともとクロックに関連付けられていたすべてのタイミングパスがクロックに関連付けられているため、回避策は必要ありません *|pll_c2p_write_clk *|pll_afi_clk 。

    関連製品

    本記事の適用対象: 4 製品

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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