記事 ID: 000083203 コンテンツタイプ: エラーメッセージ 最終改訂日: 2018/03/21

エラー: * 応答トランザクション *、サイクル 0 - Avalon® MM スレーブ BFM シミュレーションでのスケジュールの競合

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    シミュレーション、デバッグ、検証
    Avalon-MM スレーブ BFM インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

レイテンシー応答が正しく設定されていない場合、Avalon® MM スレーブ BFM のシミュレーションで上記のエラーが表示されます。

このエラーは、Avalon® MM マスターが Avalon® MM スレーブ BFM に複数のバースト読み取りトランザクションを発行し、前のバーストの読み取り応答が完了する前にスレーブ BFM が読み取り応答を駆動しようとした場合にトリガーされます。

以下は、スケジュールの競合を引き起こすシーケンスの例です。

1. 待機時間が 4 のバースト読み取り (サイズ 2) を要求します。
2. 次のサイクルで、レイテンシー 3 のバースト読み取り (サイズ 2) を要求します。

スレーブ BFM は、コマンドを受信した時間に対するレイテンシーをカウントし、2 番目の読み取り応答を駆動する前に 3 番目の読み取り応答を駆動しようとします。

この応答の重複により、スケジュールの競合が発生します。

解決方法

このエラーを回避するには、 set_response_latency API 呼び出しを使用して、バースト トランザクション間の読み取り応答のタイミングを調整します。以下の式に従って、すべてのバースト読み取りトランザクションに固定応答レイテンシーを設定します。

最大バースト読み取りサイズ = Smax、
バースト読み取り要求間の最小サイクル = Cmin。

応答待ち時間 = Smax - Cmin 1。

上記の例は、最大バースト読み取りサイズ = 2、バースト読み取り要求間の最小サイクル = 1 を示しています。各バースト読み取り要求の応答レイテンシーは 2 である必要があります。

詳細については、Avalon®検証 IP スイート・ユーザーガイドset_response_latency説明を参照してください。

関連製品

本記事の適用対象: 3 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA
インテル® Cyclone® 10 GX FPGA

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