クリティカルな問題
インテル® Stratix® 10 10GBASE-KR PHY インテル FPGA IPを使用する場合、 低レイテンシー・イーサネット 10G MAC インテル® Stratix® 10 FPGA IP、インテル® Stratix® 10 低レイテンシー 40Gbps イーサネット IP、または L タイル / H タイル・トランシーバー・ネイティブ PHY インテル Stratix 10 FPGA IP (10G または 40G KR モード) では、ハード PCS はデータモードへの再構成時に PRBS パターンの送信にスタックします。
この問題を回避するには、オートネゴシエーション (AN) またはリンク・トレーニング (LT) リコンフィグレーションを使用して、この状態をクリアします。
この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。