記事 ID: 000083194 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

LTSSM=Polling Compliance 状態の間に変更されたコンプライアンス・パターンを受信すると、インテル® Arria® 10 PCIe* ハード IP がパターン・ロック・ビットを設定できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    PCIe* 仕様によると、PCIe* RootPort または EndPoint* が LTSSM ポーリング・コンプライアンス状態にあるとき、変更されたコンプライアンス・パターンを受信し、パターンにロックすると送信されるデータにパターン・ロック・ビットを設定する必要があります。

    インテル® Arria® 10 PCIe* ハード IP のバグにより、変更されたコンプライアンス・パターンにロックされることはありません。 インテル® Arria® 10 PCIe* ハード IP では、{K28.5、D10.2、K28.5、D21.5} のデータ 4a_bc_b5_bcパターンが次のシーケンスのいずれかであることが必要です。

    1. bc_4a_b5_bc {K28.5、D10.2、D21.5、K28.5}

    2. bc_bc_4a_b5 {K28.5、K28.5、D10.2、D21.5}

    3. b5_bc_bc_4a {D21.5、K28.5、K28.5、D10.2}

    4. 4a_b5_bc_bc {D10.2、D21.5、K28.5、K28.5}

    解決方法

    この問題の回避策はありません。ユーザー・アプリケーションは制限を認識し、このシナリオに対応する必要があります。

    この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースでは修正されません。

    関連製品

    本記事の適用対象: 5 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Arria® 10 GX FPGA
    インテル® Arria® 10 GT FPGA
    インテル® Arria® 10 SX SoC FPGA
    インテル® Cyclone® 10 GX FPGA

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