記事 ID: 000083190 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix IV GX デザインが VCCL/T/R=1.2、VCCA を 2.5V でコンパイルしないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 9.1 SP1 および 9.1 SP2 は、STRATIX® IV GX デザインでは VCCA = 2.5V と VCCL/R/T=1.2V の組み合わせをコンパイルしません。

    すべてのトランシーバーで高いデータレートを実現するために VCCL/T/R=1.2V が必要な場合、デバイスの両側の VCCL/T/R は 1.2V に設定されます。また、VCCA オートモードでは、VCCL/T/R が 1.2V に設定されているにもかかわらず、その側のデータレートが 4.25G 未満の場合、VCCA は 2.5V に設定されます。デザインを正常にコンパイルするには、VCCA を両側で 3.0V に設定する必要があります。

    図 1: Megawizard™ VCCA 選択用プルダウン

    Figure 1

     

     

     

     

    図 2: VCCA = 3.0 がないとコンパイルされないデザイン例。

    Figure X

     

    データレートが 4.25G を下回っている場合、Stratix IV GX デバイスは高い VCCA を必要としません。これは、Quartus® II ソフトウェアの今後のバージョンで修正されるソフトウェアの問題です。

    関連製品

    本記事の適用対象: 2 製品

    Stratix® IV FPGA
    Stratix® IV GX FPGA

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