記事 ID: 000083174 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/06/15

VHDL IP 機能シミュレーションに失敗する

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

VHDL シミュレーションを使用してデモ・テストベンチを実行する場合、 次のエラーが表示されます。

Signal "wire_gnd" is type ieee.std_logic_1164.std_logic; expecting type ieee.std_logic_1164.std_logic_vector.

この問題は、Stratix V レシーバーのバリアントに影響を与えます。

デザインに影響はありません。

解決方法

Verilog HDL シミュレーションを使用します。

この問題は今後の POS-PHY で修正される予定です。 レベル 4 MegaCore ファンクション。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

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