記事 ID: 000083137 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/29

トリプル・スピード・イーサネットインテル® FPGA IP LVDS I/O 向け PLL の送受信 PLL が同じ PLL を共有できない理由

環境

    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

トリプル・スピード・イーサネット・インテル® FPGA IP・インスタンスは、LVDS I/O 向けのフェーズロック・ループ (PLL) を送受信し、同じ PLL を共有できません。

 

解決方法

以下のパッチは、LVDS I/O 向けの送受信 PLL が同じ PLL を共有できるようにするソリューションを提供します。

以下のリンクから、適切な Quartus® II ソフトウェア・バージョン 10.1SP1 パッチ 1.77 をダウンロードします。

注意：

このパッチをインストールする前に、Quartus® II 10.1 SP1 ソフトウェアを以前にインストールしたか、Quartus® II 10.1 SP1 ソフトウェアをインストールする必要があります。それ以外の場合、パッチが正しくインストールされず、Quartus® II ソフトウェアが正常に動作しません。

パッチをインストールした後、デザインをコンパイルする前にトリプル・スピード・イーサネット・インテル®® FPGA IP を再生成してください。

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