記事 ID: 000083090 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/05/10

KR4 が有効になっているとき、低レイテンシー 40G イーサネット・インテル® FPGA IP・コアでホールドタイム違反が発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 40G イーサネット・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Stratix® 10 FPGAの低レイテンシー 40G イーサネット・インテル® FPGA IP・コアに問題があるため、KR4 機能が有効になっていると、わずかなホールドタイム違反が発生する可能性があります。

    解決方法

    このタイミング問題を回避できる一時的な作業は、シードスイープを実行して、より優れたタイミング結果を検出することです。

    この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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