記事 ID: 000083089 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/05/29

インテル® Stratix®10 FPGA ES1 および ES2 デバイスで、25G イーサネット IP の動的に生成されたデザイン例のタイミングが失敗する理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 18.0 の問題により、25G イーサネット IP の動的に生成されたデザイン例では、タイミング・クロージャーが失敗する可能性があります。

    影響を受けるバリアントは以下の通りです。

    • 25G と IEEE 1588 デザイン例
    • IEEE 1588 対応 10G/25G デザイン例
    • IEEE 1588 デザイン例および RSFEC による 25G
    • IEEE 1588 対応 10G/25G デザイン例および RSFEC

     

     

    解決方法

    デザイン・スペース・エクスプローラー II を起動し、シードスイープを実行して、インテル® Stratix® 10 FPGAタイミングモデルが未定の予備段階にあり、フィッター配置の最高の品質を取得します。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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