Stratix V デバイスでの VHDL のフィット後シミュレーション・エラー

この問題は DDR2、DDR3、QDR II、RLDRAM II 製品に影響します。

実行中に以下のようなエラーメッセージが表示される場合があります。 VHDL デザインのフィット後シミュレーション:

# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32614): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32615): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(71612): (vcom-1035) Formal port "clkin" has OPEN or no actual associated with it. # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183112): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183113): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225095): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225096): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(237040): VHDL Compiler exiting.

この問題の回避策は、フィット後のネットリストを変更することです。 以下の通りです。

1. フィット後のネットリスト・ファイル .vを開きます。 テキスト・エディター。
2. 次のパラメーター宣言を見つけて削除します。 stratixv_leveling_delay_chainの場合:

• 次 clkin のポートを接地 stratixv_pll_dll_output します。

• 次 tdoutap のポートを接地 stratixv_jtag します。

この問題は今後修正される予定です。