クリティカルな問題
詳細
CAS レイテンシー 2.0 および 2.5 向け VHDL 生成シーケンサーブロック DDR SDRAM ハイパフォーマンス・コントローラーを使用したデザインのシミュレーション結果 失敗。この問題は、クロックネットのデルタ・サイクル遅延が原因です。
この問題は DDR SDRAM ハイパフォーマンス・コントローラー CAS に影響を与えています。 レイテンシー 2.0 および 2.5 デザイン。
この問題は VHDL のシミュレーションにのみ影響を与え、影響はありません。 デザインの機能について説明します。
解決方法
この問題を回避するには、次の手順に従ってください。
- _phy.vhoファイルを開きます。 をプロジェクト・ディレクトリーに表示します。
altsyncramインスタンス化の検索 ポストアンブル・ブロック (これは、次を検索して実行できます" altsyncram"。注 を選択します)。これはコンポーネントである必要がありますaltsyncramという文字が付いたラベルが付いています"postamble"。- clock1 ポートに接続されている信号を検索します。 この信号が割り当てられているデザインのポイントを見つけるには (テストケースでは、これは 4043 行目)。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst_phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
- 表示されているとおりに課題を変更します。内部の信号は not(.)
2 番目のインスタンスの clock0 ポートの信号と同じにする必要があります
に
altsyncram関連付けられているコンポーネントの数 読み取りデータパス ("read_dp"ラベルに含まれるもの)
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
<= not (wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_clk_reset_sii_clk__phy_alt_mem_phy_pll_sii_pll_19462_c4);
シミュレーションのデルタ遅延を取り除きますが、遅延は解消されます。
コードは変更されません。上記の課題の右側が取られます。
以前の信号への割り当ての右側として
信号に割り当てられます "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1" 。
- コンポーネントが_phy場合 シミュレーターで再コンパイルすると、デザインはパスします。
この問題は、今後の DDR SDRAM バージョンで修正される予定です。 ALTMEMPHY IP を備えたコントローラー。