記事 ID: 000082998 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Arria V トランシーバー・ネイティブ PHY IP コアのメガファンクションにおける TX PLL クロックポートのラベリング・エラー

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Arria V トランシーバー・ネイティブ PHY IP コアのメガファンクションを作成する場合 を選択すると、MegaWizard プラグイン・マネージャーで [外部ツールの使用] を有効にします。 EXT_PLL_CLK ポートを外部に公開する TX PLL オプション トランスミッター (TX) PLL (フェーズロック・ループ ext_pll_clk )、およびポートの両方 tx_pll_refclk ブロック図に表示されますが、ext_pll_clkポートのみが使用されています。 IP コアに組み込まれている必要があります。

解決方法

回避策はありません。

関連製品

本記事の適用対象: 1 製品

Arria® V FPGA & SoC FPGA

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