記事 ID: 000082956 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/27

インテル® Stratix® 10 L/H タイル向け Serial Lite III ストリーミング・インテル® FPGA IP・コアのphy_mgmt_addrポートを使用してトランシーバー PHY レジスタースペースにアクセスするにはどうすればよいですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Serial Lite III ストリーミング・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 L/H タイル向けシリアル Lite III ストリーミング・インテル® FPGA IP・コアの phy_mgmt_addrポートを 使用してトランシーバー PHY レジスタースペースにアクセスするには、バスの MSB を以下のように使用します。

    • インテル Stratix 10 L/H タイル・トランシーバー PHY レジスタースペースにアクセスするには 、phy_mgmt_addr[msb] = 1 に設定します。
    • Phy_mgmt_addr[msb] = 0に設定して、Serial Lite III ストリーミング・インテル FPGA IPコア構成およびステータスレジスター (CSR) にアクセスします。
    解決方法

    このアドレスの使用方法は、Serial Lite III ストリーミング・インテル FPGA IP・コア・ユーザーガイドの今後の改訂版で文書化される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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