記事 ID: 000082955 コンテンツタイプ: Product Information & Documentation 最終改訂日: 2021/08/27

低レイテンシー 100G イーサネット・インテル Stratix 10 FPGA IP コアを使用する際に、インテル® Stratix® 10 GX FPGA開発キットの QSFP インターフェイスで実行されたレーンスワップなどのレーンスワップを正常に実行するにはどうすればよいですか?

環境

  • イーサネット
  • 低レイテンシー 40G 100G イーサネット
  • Arria® 10 および Stratix® V 向け低レイテンシー 40G イーサネット・インテル® FPGA IP
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCB のレーンを入れ替えて信号配線を改善し、Low Latency 100G Ethernet インテル® Stratix® 10 FPGA IP コアを使用する場合は、インテル Stratix 10 デバイスのピン割り当ても入れ替えないでください。

    その代わり、元のStratix 10 デバイスのピン配列を残し、低レイテンシー 100G イーサネット・インテル Stratix 10 FPGA IP コアの PCS がサポートするレーン・リオーダリング機能を使用します。

    低レイテンシー 100G イーサネット・インテル Stratix 10 FPGA IP コアがサポートするレーン・リオーダリング機能により、ユーザーはStratix 10 デバイスのピン配列を変更することなく、任意の物理接続を自由にスワップできます。

    レーン・リオーダリングは、低レイテンシー 100G イーサネット・インテル Stratix 10 FPGA IP コアで自動的に発生します。追加のレジスター設定は不要です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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