詳細
インテル® Quartus® Prime ソフトウェア・バージョン 17.1 の問題により、プラットフォーム・デザイナーまたは IP カタログから生成された動的なサンプルデザインには、ピン位置の割り当てが見つかりません。その結果、これらのデザインは列挙に失敗し、LTSSM が検出状態で保持されたり、検出とポーリングの状態が切り替わる可能性があります。
解決方法
この問題を回避するには、test_in信号を仮想ピンに割り当て、デフォルトの高い (true) 状態のピンにtest_in入力を割り当てます。
- test_in割り当ては、これらの信号をすべてディAssertedに保持するため、PCIe* IP がテストモードに移行できなくなります。
- 高い入力に接続すると、pcIe* IP をリセットして保持する際に、このエラーが発生しないようにします。 インテル® Stratix® 10 GX 開発キットでは、プルアップを備えたユーザー用プッシュボタンであるピン B20 に、インテル® Stratix® 10 GX FPGA を接続できます。
これらのアサインメントは、アサインメント・エディターで行うか、.qsf ファイルを直接編集して次の行を追加することができます。
set_instance_assignment -name VIRTUAL_PIN ON -to hip_ctrl_test_in -entity pcie_example_design
set_location_assignment PIN_B20 - to pcie_rstn_npor
この問題は、今後のリリースインテル® Quartus® Prime 開発ソフトウェアで修正される予定です。