記事 ID: 000082843 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/06/30

決定論的レイテンシー PHY IP コアが Cadence NC-Sim で VHDL シミュレーションに失敗する

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

CADENCE® NC-Sim®、13.0 Quartus® II で VHDL を使用してシミュレーションする場合 確定的レイテンシー PHY IP コアのソフトウェア・リリースが失敗する 間違ったパラメーター・シーケンスが Verilog の間に設定されているためです。 トップレベルと生成された VHDL。ケイデンスの Verilog シミュレーション NC-Sim は影響を受けません。

解決方法

13.0 Quartus® II ソフトウェアのリリースに対する回避策はありません。 Cadence NC-Sim で VHDL をシミュレートするには、新しいリリースを使用する必要があります。

この問題は、13.1 Quartus® II ソフトウェアのリリースで修正されています。

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