記事 ID: 000082824 コンテンツタイプ: エラーメッセージ 最終改訂日: 2018/10/31

エラー (175020): フィッターは、pcie_example_design pcie_example_designの一部であるロジックピンを、このタイプのロジックのリージョン内に有効な位置がないため、制約を受けているリージョン (95、2)、(95、2) に配置できません。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • QSYS デザイン例
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 PCIe* IP パラメーター・エディターで [構成、デバッグ、拡張オプション] タブで有効化された機能を使用して、PCI* Express* MX H タイル ES1 FPGA 開発キットのデザイン例の インテル® Stratix® 10 ハード IP をコンパイルすると、以下のフィッター・エラー・メッセージが表示される場合があります。

    エラー (175020): フィッターは、pcie_example_design pcie_example_designの一部であるロジックピンを、このタイプのロジックのリージョン内に有効な位置がないため、制約を受けているリージョン (95、2)、(95、2) に配置できません。

    エラー (16234): 考慮されている 1 つの場所のうち、法的な場所を見つけることができませんでした。

    エラー (175005): GPIO のIO_FUNCTION (1 つの場所に影響があります) を使用して場所を見つけることができませんでした。

    エラー (14566): 既存の制約 (1 ピン) との競合により、フィッターは 1 つの周辺コンポーネントを配置できません。

    エラー (15307): 不正または競合する割り当てが原因で、プロジェクトの割り当てをデザインに適用できません。

     

    フィッターエラー・メッセージは、PCI Express MX H タイル ES1 FPGA 開発キットのデザイン例のインテル® Stratix® 10 ハード IP の、無効なリコンフィグレーション・クロック・ピン位置割り当てが原因です。

    解決方法

    この問題を回避するには、以下のようにリコンフィグレーション・クロック・ピンの位置変更します。

     

    Prime ピンプランナーでピン位置アサインメント インテル® Quartus®を切り替える場合、PIN_AR26 / PIN_AP26(n) から PIN_AT13 / PIN_AU13 (n) にreconfig_clk_in_clkピン 再割り当てします。

    QSF ファイルでピン位置アサインメントを切り替える場合、以下の割り当てを変更します。

    ピン位置割り当てから:

    set_location_assignment PIN_AR26 -to reconfig_clk_in_clk

    set_location_assignment PIN_AP26 -to "reconfig_clk_in_clk(n)"

     

    ロケーション・アサインメントをピン留めするには:

    set_location_assignment PIN_AT13 -to reconfig_clk_in_clk

    set_location_assignment PIN_AU13 -to "reconfig_clk_in_clk(n)"

     

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.1 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 MX FPGA

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