記事 ID: 000082822 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/01/07

イーサネット・インテル® Stratix® 10 FPGA IP 10GE/25GE の E タイル・ハード IP がリセットされている理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    イーサネット・インテル® Stratix® 10 FPGA IP 10GE/25GE サンプルデザインの E タイル・ハード IP の問題により、イーサネット回路は起動時にリセット状態となり、リンクは表示されません。

    解決方法

    この問題を回避するには、デザイン例のインシステム・ソースとプローブを開いて手動でリセットを無効にし、ソースビット [3:1] を 3'b111 に設定します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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