記事 ID: 000082822 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/01/07

イーサネット・Stratix® 10 FPGA IP 向け E タイル・ハード IP 10GE/25GE のデザイン例がリセットで保持されているのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    25G イーサネット・インテル® FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

イーサネット Stratix® 10 FPGA IP 10GE/25GE サンプルデザイン向け E タイルハード IP の問題により、イーサネット回路は起動時にリセット状態に保たれ、リンクがアップしません。

解決方法

この問題を回避するには、サンプルデザインのインシステム・ソースとプローブを開いてリセットを手動で無効にし、ソース・ビット [3:1] を 3'b111 に設定します。

この問題は、Quartus® Prime プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 TX FPGA

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