記事 ID: 000082821 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/09/25

低レイテンシー 100G イーサネット Stratix® 10 FPGA IP は、「L タイル」のみのデバイスをターゲットとしているのに、「H タイル」が「ターゲット・トランシーバー・タイル」と表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    「L タイル」のみのデバイスで作業する場合、[ターゲット・トランシーバー・タイル] ドロップダウンメニューは無効になり、「H タイル」デフォルト値が表示されます。「Hタイル」は、コンポーネント記述ファイルにデフォルトとしてコード化されています。

    解決方法

    設計者は、L タイルデバイスをターゲットにする際に、「H タイル」を「ターゲット・トランシーバー・タイル」として無視しても問題ありません。IP は正しいデバイスタイルをターゲットとする HDL を生成します。この問題は、Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 SX SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。