記事 ID: 000082821 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/09/25

低レイテンシー 100G イーサネット インテル® Stratix® 10 FPGA IP は、「L タイル」のみのデバイスを対象とすると「H タイル」が「ターゲット・トランシーバー・タイル」として表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    L タイルのみのデバイスで作業する場合、[Target Transceiver Tile] ドロップダウン・メニューは無効になり、[H タイル] のデフォルト値が表示されます。「H タイル」は、コンポーネントの説明ファイルにデフォルトとしてコーディングされています。

    解決方法

    設計者は L タイル デバイスをターゲットとする際に「H タイル」を「ターゲット・トランシーバー・タイル」として無視しても、IP は適切なデバイスタイルを対象とする HDL を生成します。この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 SX SoC FPGA

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