記事 ID: 000082820 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/04/16

Stratix 10 HDMI デザイン例 Rx ロック時間が長いのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 18.0 の Stratix® 10 HDMI IP に問題があるため® 10 HDMI IP デザイン例と Arria®比較して、HDMI Rx が HDMI 2.0 解像度のロックに時間がかかる場合があります。

    これは、Stratix 10 FPGAの同期ステート・マシン・ワード・アライメントのrx_std_bitslipboundary_selにおける動作の変化により、追加の遅延が発生したため、HDMI IP Rx が高速なアライメントを達成するのが困難になります。

    解決方法

    回避策はありません。

    この問題はインテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 18.0 update 1 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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