記事 ID: 000082816 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/02/26

SR-IOV を備えた 10 個の PCIe* ハード IP をインテル® Stratix®、同じタグ値を使用する異なる VF の完了時の TLP が顕著に低下するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    物理機能 (PF) 全体でタグ値を不正に追跡する SR-IOV を備えたインテル® Stratix® 10 PCIe* ハード IP の問題により、その特定のタグ値が別の PF のノンポステッド・リクエストでアクティブに追跡されている場合、その特定のタグ値を持つ別の PF の後続のコンプリション TLP がドロップされます。

     

     

    解決方法

    この問題を回避するには、異なるPFからの未処理のノンポステッド・リクエストに対して、一意のタグ値を使用します。

    この制限と回避策は、PCIe* ソリューション向け インテル® Stratix® 10 Avalon-ST® および Single Root I/O Virtualization (SRIOV) インターフェイスの今後のバージョンで文書化されます。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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