Cyclone® V HPS SDRAM でコアパスをFPGAするためにセットアップ・タイミング違反が発生する原因は何ですか?

フィッティング・プロセス中に使用されるタイミングナンバーと、タイミング解析に使用される実際のタイミングナンバーとの間で、その相互関係が生じる場合があります。

Cyclone® V HPS SDRAM のティミングを改善してコアパスをFPGAするには、以下の割り当てを使用して、問題のパスの過剰な制約を試みることができます。

if {$::quartus(nameofifutable) == "quartus_fit"} {
set_max_delay -from [get_keepers *<必要>\|fpga_interfaces\|f2sdram~FF_*] -- [get_keepers <core registers>] <value>
}

特定の<>および<コアのレジスターは>名前をデザイン構造に合わせて変更する必要があります。
このアサインメントは、フィッティング・プロセス中のパスの制約をオーバーコンストレインするだけで、TimeQuest タイミング・アナライザーで実行されるタイミング分析が有効であることに注意してください。

過剰な制約を受ける値は、タイミング違反の大きさによって決まります。

例えば：

デフォルトのセットアップ関係が 6ns で、これらのパスで -1ns のワーストケースの負のスラックがある場合、set_max_delayの値を 4.5ns に適用するのが妥当です。

または、デフォルトのセットアップ関係が4nsで、これらのパスに-100psの最悪のケースの負のスラックがある場合は、set_max_delay値を3.5nsに適用するのが妥当です。