UniPHY ベースの DDR3 コントローラー・デザインで、四半期レートからハーフレートのクロック転送に対するタイミング違反を解決するにはどうすればよいですか?

クオーターレート・モードの UniPHY DDR3 コントローラーが 外部メモリー・インターフェイス・スペック・エスティメーター・ツール (HTML)で指定された最大周波数付近で動作している場合、クオーターレート・クロック・ドメインからハーフレート・クロック・ドメインまでのコア・タイミング・パスでタイミング違反が生じる場合があります。 これらのパスは次の形式 *qr_to_hr|dataout_r* になります。 *hr_to_fr*

これらのパスを制約し過ぎている場合、タイミング・クロージャーを助けることができます。 フィッターに対してこれらのパスを制約し過ぎるために、静的タイミング解析では使用しないように、Synopsys Design Constrains(.sdc)ファイルにこの制約を含めます。

#Overconstraining QR to HR clock domain
set ver_info $::TimeQuestInfo(nameofexecutable)
if { != "quartus_sta"} {
set_max_delay -from [get_keepers *qr_to_hr\|dataout*] -to [get_keepers *hr_to_fr*] 1}

この制約により、これら 2 つのノード間の最大遅延は非常に短い遅延に設定され、Quartus® II フィッターはこれらのパスを優先します。