記事 ID: 000082720 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ソースの Verilog HDL ネットリストから出力の Verilog HDL ネットリストまで、ポート順序は維持されていますか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • シミュレーション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアでは制限があるため、出力 Verilog HDL ネットリストを書き出してもソース Verilog HDL ネットリストのポート順序が維持されない場合があります。この制限により、テストベンチがポートを暗黙に接続すると、RTL とゲートレベルのシミュレーションの間に不一致が生じる場合があります。

    解決方法

    この制限を回避するには、Verilog HDL テストベンチでトップレベルのポートを明示的に接続します。

    この制限は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

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