記事 ID: 000082674 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/09/25

イーサネット・インテル® FPGA IP向け E タイル・ハード IP を 10G/25G モードで使用する場合、タイミング分析中にo_clk_rec_div66およびo_clk_pll_div66クロックレートが誤って報告されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Prime 開発ソフトウェア・プロ・バージョン 18.0.1 以前インテル® Quartus®問題により、10G/25G モードのイーサネット・インテル® FPGA IP向け E タイル・ハード IP の出力クロック周波数が、タイミング解析で誤って報告されるo_clk_rec_div66およびo_clk_pll_div66。o_clk_rec_div66の正しい周波数は 156.25MHz、o_clk_pll_div66は 390.625MHz です。

    解決方法

    この問題の回避策はありません。

    この問題は、prime 開発ソフトウェア・プロ・バージョン 18.1 インテル® Quartus®以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 TX FPGA

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