インテル® Stratix® 10、インテル® Arria® 10、または 10 GX デバイスで JESD204B IP サンプルデザインを使用する場合、SYNC_N信号がインテル® Cyclone®状態を維持するのはなぜですか?

インテル® Quartus® Prime 開発ソフトウェア・スタンダード / Prime 開発ソフトウェア・プロ・バージョン 18.0 以前のバージョンで問題が発生したため 、インテル Stratix® 10、インテル Arria® 10 または 10 GX デバイスで JESD204B IP サンプル・デザインを使用すると、SYNC_N インテル Cyclone®信号が予期せず発生する可能性があります。

これは、JESD204B のデザイン例では 、sysref 信号が mgmt_clk ドメイン内のソフトウェア (NIOS/システムコンソール) を介してサンプリングされ、IP コア・ドメイン link_clkに非同期されるためです。IP コア動作は 、sysref パルスに敏感なエッジの立ち上がりです。非同期 sysref 信号により 、link_clk ドメインで立ち上がりエッジが検出されない場合があります。

この問題を回避するには、JESD204B IP サンプルデザインのトップ・ラッパーにあるlink_clkドメインにsysref信号を同期します。(altera_jesd204_ed_RX / TX / RX_TX)

この問題は、インテル Quartus Prime Standard/Pro ソフトウェアの今後のリリースで修正される予定です。